轉載（科技新報）
隨著摩爾定律的放緩與面臨微縮物理極限，半導體巨擘越來越仰賴先進封裝技術推動性能的提升。隨著封裝技術從 2D 往 2.5D、3D 推進，晶片堆疊的連接技術也成為各家公司差異化與競爭力的展現。而「混合鍵合」（Hybrid Bonding）就視為晶片連接的革命性技術。
▲ 從設備商 Besi 整理的封裝型態演進可看出混合鍵合將是封裝技術發展的重點。（Source：Besi）
什麼是混合鍵合？
混合鍵合又稱為直接鍵合互連 (Direct Bond Interconnect，DBI)，如果將晶片視為小積木，混合鍵合就像神奇膠水，讓兩顆小積木直接黏在一起。當然，真正原理並非膠水，而是透過兩個晶片覆蓋介電材料如二氧化矽 (SiO2)，介電材料嵌入與晶片相連的銅接點，接著將兩晶片接點面對合，再透過熱處理讓兩晶片銅接點受熱膨脹對接。
相較仍是封裝主流技術的凸塊（Bump）接合，混合鍵合最大優勢是縮小接點間距，以凸塊接合來說，最小接點間距約 20µm，但混合鍵合能縮小至 1µm 甚至更低。
另一方面，晶片更小接點間距意味相同尺寸，混合鍵合能做出更多 I/O 接點，甚至能在 1cm2 晶片做出百萬個 I/O 接點，相較傳統覆晶銲錫接合，接點數能提升千倍以上。
▲ 晶片連接間距隨著鍵合技術發展而大幅縮小，10µm 以下間距就是 Hybrid Bonding 的主戰場。（Source：Besi）
此外，混合鍵合只會讓晶片多 1~2µm 厚度，微凸塊高度則落在 10~30µm，故採用混合鍵合有助降低晶片堆疊厚度，同時省去微凸塊間的填充材料。
另外，透過混合鍵合製作銅接點傳遞訊號，不僅更穩定，耗能也只有微凸塊三分之一甚至更低，有助節能散熱。混合鍵合還能減少晶片機械應力，提升產品可靠性，同時支援更高的資料傳輸速度，以及達成更低能耗表現。
CIS 成混合鍵合商用化的第一個領域，Sony 擁關鍵技術
儘管，讓先進封裝真正聲名大噪並備受關注與追逐的產品是 AI 晶片，然而，第一個採用混合鍵合的商用化產品其實是搭載智慧手機的影像感測器（CIS），採混合鍵合量產最多晶片的公司並非目前代工龍頭台積電，而是專精影像感測器的 Sony。
Sony 2016 年為三星旗艦手機 Galaxy S7 Edge 生產的 IMX260 CIS，就採混合鍵合，將畫素層堆疊於 ISP（影像訊號處理器）上，達成接點間距僅 9µm 左右的里程碑。
台積電、英特爾技術內涵與差距
除了 CIS 領域，高階 CPU 產品是另一個採混合鍵合的大宗領域，這無疑是台積電的主場。
第一個採用這項先進封裝連接技術的 CPU 是 AMD 於 COMPUTEX 2021 發表的 3D V-Cache，就是台積電 SoIC 解決方案 Cu / Oxide Hybrid Bonding 高密度封裝，將快取記憶體（SRAM）堆疊於運算單元 CCX （CPU Complex）上，讓 CPU 獲更多 L3 快取記憶體容量。
AMD 公開資料，相較微凸塊（Microbumps），3D V-Cache 混合鍵合加上 TSV，讓晶片接點密度提升 15 倍，互聯能效超過三倍。
▲ AMD 3D V-Cache 3D 堆疊技術運用 Hybrid Bonding 和 TSV，打造高效能遊戲處理器。（Source：AMD）
AMD 案例也顯示台積電憑 SoIC 解決方案混合鍵合關鍵，為晶片 I/O 提供鍵合間距的可擴展性，進而實現高密度晶片連接。
當晶片連接間距低於 10µm，混合鍵合就能發揮優勢，也能將同質和異質小晶片整合到單個類似 SoC 的晶片，達成晶片更小與更輕薄的目標，整合至先進 CoWoS 和 InFO 解決方案。
同樣早早布局先進封裝的英特爾也在 2020 年的 Architecture Day 發表先進封裝採混合鍵合，計畫用於 3D 封裝 Foveros Direct，當時宣布同年試產混合鍵合晶片。
▲ 英特爾 2020 年公布 Hybrid Bonding 進度，晶片間距可縮小至 10µm。（Source：英特爾）
英特爾有望今年邏輯晶片與互連器先採用混合鍵合。英特爾白皮書說 Foveros Direct 採晶粒對晶圓混合鍵合，間距預估 9µm，第二代產品縮小至 3µm。
HBM 將是混合鍵合下個里程碑
當然，除了已用混合鍵合推出商用產品的 CIS 和 CPU，還有一個領域也積極開發混合鍵合新世代產品，就是需多層堆疊的 HBM 產品。
同樣因 AI 晶片備受業界關注的 HBM，正是透過堆疊 DRAM 層數提高資料處理速度，透過 TSV 加上填充物連接數層 DRAM 層。同樣以堆積木概念想 HBM，相較傳統須透過鋼骨（TSV）穩固多層積木，混合鍵合就像膠水，能將每塊晶片以間距最小方式連在一起。
據目前在 HBM 市占率最高的 SK 海力士公布的訊息，HBM 晶片標準厚度為 720微米（µm），SK 海力士預估 2026 年量產第六代 HBM（HBM4）需要垂直堆疊 16 個 DRAM，對目前封裝技術是大挑戰。而 SK 海力士在 2023 年即已打算將混合鍵合技術應用至 HBM4 產品。
▲ SK 海力士的先進封裝發展中，同樣包含混合鍵合，它的 16 層 DRAM HBM4 產品也可能採用此技術。（Source：SK 海力士）
而目前在 HBM 市場落後於 SK 海力士的三星，也在先前提出考慮在其 HBM4 的產品中，採用混合鍵合技術。爾後有業界消息傳出，三星已完成採用 16 層混合鍵合 HBM 記憶體技術驗證，採用混合鍵合技術的 16 層堆疊 HBM3 記憶體樣品運作正常，意味著其 HBM4 記憶體量產將可能採用混合鍵合技術。
另一方面，三星在晶圓代工領域的競爭對手台積電與英特爾都早已有混合鍵合技術商品化實例的同時，三星先進封裝解決方案中的混合鍵合技術消息卻相對有限。根據三星在 SAFE 論壇中公布的訊息，其 3D 堆疊封裝技術 X-Cube 也將採用混合鍵合技術，晶片連接間距能達到 4µm，預計推出時間是 2026 年。
混合鍵合技術仍有多項挑戰待克服
儘管混合鍵合備受業界期待，被視為是發展 3D 封裝下革命性技術，它也仍面臨多項技術發展的挑戰。像是成品裸晶的良率問題，以及鍵合介面需要超高平整度對封裝製程的大考驗。另一方面，混合鍵合的製程需要 ISO3 以上的潔淨等級，對傳統封測廠廠來說將大幅增加成本，以及考驗其廠務和環境管控能力。
不過，晶片性能提升從過去僅掌握在製程演進手中，轉變為先進封裝扮演關鍵角色，已是產業共識。越來越多供應商投入混合鍵合技術的開發，無疑將大舉加速這項技術的發展，並進一步驅動晶片性能的快速推進。
（首圖來源：英特爾）
